时序收敛（timing closure）是这个阶段的最重要里程碑，也就是让电路实作符合组件规格所要求的工作速度，通常这需要工程师重新合成电路或手动调整逻辑闸和信...
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...随着制造工艺的不断提高，布线延迟时间在整个延迟时间中所占的比例提高以后，逻辑合成后即便已经完成时序闭合（Timing Closure），在配置完成后仍有可能产生时序破坏的情况。
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如果设计人员对此相倚性不闻不问，他们就会为实现定时闭合(Timing Closure)而浪费数月宝贵的开发时间。通过对造成前端和后端设计割裂的影响力的研究，可以对此有更好的理解并采取更好的补救措施。
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In the area of physical implementation, many new issues such as timing closure emerged due to the scaling down of feature size.
在芯片的物理实现领域，由于特征尺寸的变小，物理实现遇到了以时序收敛为代表的很多全新的问题。
参考来源 - 超深亚微米SOC设计IP硬核建模及物理实现关键技术·2,447,543篇论文数据，部分数据来源于NoteExpress
以上来源于: WordNet
And the clock tree synthesis is the most critical factor in timing closure.
本论文对时钟树综合中的几个最关键问题进行深入研究。
Using clock as data has created various issues in timing closure, particularly in logic and physical synthesis.
使用时钟作为资料在定时关闭已经创造各式各样的问题，特别在逻辑和物理综合。
The advantages of the method include better quality-of-result of a design, fewer timing closure iterations and less complex design flow.
该方法的优点包括更好的质量的结果的一个设计，更少的时序收敛的迭代和不太复杂的设计流程。
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